FPGA/clb1testbench.v at master · sumit-2020/FPGA · GitHub

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
`timescale 1ns / 1ps

module clbtestbench(X,Y);

   reg A,B,C,D,K;
   output X,Y;
   /*AUTOWIRE*/
   /*AUTOREGINPUT*/

   clb1 uut(/*AUTOINST*/
	   // Outputs
	   .X				(X),
	   .Y				(Y),
	   // Inputs
	   .A				(A),
	   .B				(B),
	   .C				(C),
	   .D				(D),
	   .K				(K));
    initial
     begin
	A=1'b0;
	B=1'b0;
	C=1'b1;
	D=1'b0;
	K=1'b0;
	#30
	A=1'b0;
	B=1'b1;
	C=1'b0;
	D=1'b0;
	K=1'b1;
	#30
	A=1'b0;
	B=1'b1;
	C=1'b1;
	D=1'b1;
	K=1'b1;
	#30
	A=1'b1;
	B=1'b1;
	C=1'b1;
	D=1'b0;
	K=1'b0;
	#30
	A=1'b1;
	B=1'b1;
	C=1'b0;
	D=1'b0;
	K=1'b0;
	#30
	A=1'b0;
	B=1'b0;
	C=1'b1;
	D=1'b0;
	K=1'b1;
	#30
	A=1'b0;
	B=1'b1;
	C=1'b1;
	D=1'b0;
	K=1'b0;
	#30
	A=1'b0;
    B=1'b1;
    C=1'b1;
    D=1'b1;
    K=1'b1;
    #30
    A=1'b1;
    B=1'b1;
    C=1'b1;
    D=1'b0;
    K=1'b0;
    #30
    A=1'b1;
    B=1'b1;
    C=1'b1;
    D=1'b0;
    K=1'b0;
    #30
    A=1'b0;
    B=1'b0;
    C=1'b1;
    D=1'b0;
    K=1'b1;
    #30
    A=1'b0;
    B=1'b1;
    C=1'b1;
    D=1'b0;
    K=1'b0;
    #30
    A=1'b0;
    B=1'b0;
    C=1'b1;
    D=1'b0;
    K=1'b0;
    #30
    A=1'b0;
    B=1'b1;
    C=1'b0;
    D=1'b0;
    K=1'b1;
    #30
    A=1'b0;
    B=1'b1;
    C=1'b1;
    D=1'b0;
    K=1'b1;
    #30
    A=1'b1;
    B=1'b0;
    C=1'b1;
    D=1'b0;
    K=1'b0;
    #30
    A=1'b1;
    B=1'b0;
    C=1'b0;
    D=1'b0;
    K=1'b0;
    #30
    A=1'b0;
    B=1'b1;
    C=1'b1;
    D=1'b0;
    K=1'b1;
    #30
    A=1'b1;
    B=1'b1;
    C=1'b1;
    D=1'b0;
    K=1'b0;
    #30

	$finish;
     end
endmodule